JK觸發器時序邏輯仿真實驗報告摘要本實驗基于74LS76雙JK觸發器芯片，通過硬件描述語言（Verilog HDL）搭建仿真測試平臺，系統性地驗證了JK觸發器的邏輯功能與時序特性。實驗重點覆蓋了JK四種輸入組合（00、01、10、11）在時鐘下降沿觸發時的輸出狀態，并深入探究了異步清零端的優先控制機制。通過生成詳細的時序波形圖與功能真值表，本報告全面總結了JK觸發器“保持”、“置0”、“置1”與“翻轉”四大核心功能，并通過對比同步與異步控制信號的作用，闡述了邊沿觸發器件在實際數字系統中的設計要點。第一章 引言1.1 實驗背景在數字邏輯電路設計中，觸發器（Flip-Flop）作為最基本的時序邏輯單元，是構成寄存器、計數器、移位寄存器及各類狀態機（FSM）的核心元件。相比于電平敏感的鎖存器（Latch），邊沿觸發器僅在時鐘信號的特定跳變沿（上升沿或下降沿）采集輸入數據，從而有效避免了空翻現象，提高了系統時序的穩定性與可靠性。JK觸發器因其完整的邏輯功能而成為工業應用最廣泛的觸發器類型之一。它在RS觸發器的基礎上解決了“輸入全1”時的不定態問題，引入了翻轉（Toggle）特性，通過輸入端J和K的靈活配置，能夠實現保持、置位、復位和翻轉四種工作模式。74LS76作為典型的TTL工藝雙JK觸發器，采用下降沿觸發（Negative-Edge-Triggered）并配備低電平有效的異步清零端（CLR），在微型計算機接口電路、分頻器及時序控制電路中具有經典應用。